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icore3l_fpga_9

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icore3l_fpga_9 [2020/11/23 09:00]
zgf 创建
icore3l_fpga_9 [2022/03/19 15:27] (当前版本)
sean
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 |技术支持电话|**0379-69926675-801**||| |技术支持电话|**0379-69926675-801**|||
 |技术支持邮件|Gingko@vip.163.com||| |技术支持邮件|Gingko@vip.163.com|||
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 ^  版本 ​ ^  日期 ​ ^  作者 ​ ^  修改内容 ​ ^ ^  版本 ​ ^  日期 ​ ^  作者 ​ ^  修改内容 ​ ^
 |  V1.0  |  2020-11-23 |  zgf  |  初次建立 ​ |  |  V1.0  |  2020-11-23 |  zgf  |  初次建立 ​ | 
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 ==== 一、 实验目的与意义 ==== ==== 一、 实验目的与意义 ====
  
-1、 掌握计数器的使用方法。 +  - 掌握计数器的使用方法。 
-2、 掌握HqFpga的使用方法。 +  ​- ​掌握HqFpga的使用方法。 
-3、 掌握软件复位信号的工作原理及使用方法。+  ​- ​掌握软件复位信号的工作原理及使用方法。
 ==== 二、 实验设备及平台 ==== ==== 二、 实验设备及平台 ====
  
-1、 iCore3L 双核心板。 +  - iCore3L 双核心板。 
-2、 XiST USB Cable(或相同功能)仿真器。 +  ​- ​XiST USB Cable(或相同功能)仿真器。 
-3、 Micro USB线缆。 +  ​- ​Micro USB线缆。 
-4、 带有HqFpga开发平台的电脑。+  ​- ​带有HqFpga开发平台的电脑。
 ==== 三、 实验原理 ==== ==== 三、 实验原理 ====
  
行 39: 行 38:
     reg [31:​0] rst_cnt;​     reg [31:​0] rst_cnt;​
   
-//​为了便于观察复位时的现象,这里将上电后复位的时间延后,且复位时间拉长 ​   + 
-    always@(posedge fpga_clk)+    always@(posedge fpga_clk)//​为了便于观察复位时的现象,这里将上电后复位的时间延后,且复位时间拉长 ​  
         begin         begin
  if(rst_cnt<​32'​d250000000)  if(rst_cnt<​32'​d250000000)
行 54: 行 53:
         end         end
   
-//​采用组合逻辑产生复位信号  +  
-wire rst_n = ((rst_cnt>​32'​d175000000) && (rst_cnt<​32'​d200000010)) ? 1'd0 : 1'd1;+wire rst_n = ((rst_cnt>​32'​d175000000) && (rst_cnt<​32'​d200000010)) ? 1'd0 : 1'd1;//​采用组合逻辑产生复位信号
 </​code>​ </​code>​
   * 为了方便观察程序运行效果,例程中加入了LED控制程序,用于程序运行展示。当处于复位状态时,FPGA_LED显示为红色,当非复位状态时FPGA_LED显示为蓝色。代码如下:   * 为了方便观察程序运行效果,例程中加入了LED控制程序,用于程序运行展示。当处于复位状态时,FPGA_LED显示为红色,当非复位状态时FPGA_LED显示为蓝色。代码如下:
icore3l_fpga_9.1606093241.txt.gz · 最后更改: 2020/11/23 09:00 由 zgf