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vga驱动器的设计

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--- vga驱动器的设计 [2019/12/25 19:54]
zgf
+++ vga驱动器的设计 [2020/01/14 17:03]
zgf
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 |技术论坛|http://www.eeschool.org|||
 ^  版本  ^  日期  ^  作者  ^  修改内容  ^
-|V1.0|20191225|zgf|初次建立|
+|  V1.0  |  2019-12-25  |  gingko |  初次建立  |
 ===== VGA驱动器设计 =====
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   -iCore3 双核心板（ FPGA型号为EP4CE10F17）。[[https://item.taobao.com/item.htm?id=524229438677|点击购买]]
   -转接板和40P的FPC连接线。
-  -iCore3（VGA）显示模块。
+  -iCore3（VGA）显示模块。[[https://item.taobao.com/item.htm?spm=a1z10.5-c.w4002-251734908.16.1a34750bPZ3UBu&id=537147487079|点击购买]]
   -Blaster（或相同功能的）仿真器和USB线缆。[[https://item.taobao.com/item.htm?id=554869837940|点击购买]]
   -Micro USB线缆。
   -QuartusII开发软件（本实验中使用的是13.1版本）。
   -带有VGA接口的主机和VGA接口分辨率1024 * 768@60Hz的液晶显示器。
-{{ :icore3:图29-1_硬件连接实物图.jpg?direct&600 |图29-1 硬件连接实物图}}
+{{ :icore3:图29-1_硬件连接实物图.jpg?direct |图29-1 硬件连接实物图}}
 **注意事项1：** 注意FPC转接板和核心板之间引脚要对齐（如图29-1中**①**处所示，转接板和核心板边缘要对齐）。\\
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 VESA_VGA时序标准中关于1024 * 768@60Hz分辨率显示器接口时序定义如下所示:
-{{ :icore3:图29-2_vga接口时序定义图.jpg?direct&800 |图29-2 vga接口时序图}}
+{{ :icore3:图29-2_vga接口时序定义图.jpg?direct |图29-2 vga接口时序图}}
   *根据VESA_VGA时序标准中框①提示，1024 * 768@60Hz的显示器，如上图框②中规定，行扫描周期需要扫描1344个像素点的时间。因此，可以对像素点的个数进行计数，每扫描1344个像素点我们就可以认为完成了一次行扫描。如上图红框③中提示，行同步信号Hsync（代码中定义的名字为Sync_H）可以在行扫描第136个像素点时给出，然后在行扫描的第296个像素点至第1320个像素点之间使像素输出有效，从而在屏幕上一行显示出1024个有效像素点。
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 工程编译完成后，可以在Tools->netlist viewers->RTL Viewer 中查看RTL视图如下：
-{{ :icore3:图29-3_系统的rtl级视图_及各模块之间的信号关联.png?direct&800 |图29-3 系统的rtl级视图,及各模块之间的信号关联}}
+{{ :icore3:图29-3_系统的rtl级视图_及各模块之间的信号关联.png?direct |图29-3 系统的rtl级视图,及各模块之间的信号关联}}
   *下面主要介绍一下VGA_Ctrl模块的其中一种实现方式

vga驱动器的设计.txt · 最后更改: 2022/03/18 15:48 由 sean