icore4tx_fpga_10
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icore4tx_fpga_10 [2020/05/21 17:50] fmj [四、代码讲解] |
icore4tx_fpga_10 [2020/05/22 15:06] zgf 创建 |
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| 行 28: | 行 28: | ||
| ==== 四、代码讲解 ==== | ==== 四、代码讲解 ==== | ||
| - | * 本实验原理是通过参考时钟进行计数，并在时钟计数器特定时刻进行高低电平的变换，来改变输出波形的频率和占空比。本实验中参考时钟为clk_25m，频率控制参数为cycle，占空比参数为puty_50和puty_20。频率为500KHz的波形计算方公式为： | + | * 本实验原理是通过参考时钟进行计数，并在时钟计数器特定时刻进行高低电平的变换，来改变输出波形的频率和占空比。本实验中参考时钟为clk_25m，频率控制参数为cycle，占空比参数为puty_50和puty_20。频率为500KHz的波形计算方公式为：**clk_25m/(cycle-1);** |
| - | * **clk_25m/(cycle-1);** | + | |
| * 占空比为20%的参数计算公式为：**puty_20/cycle;** | * 占空比为20%的参数计算公式为：**puty_20/cycle;** | ||
| * 占空比为50%的参数计算公式为：**puty_50/cycle。** | * 占空比为50%的参数计算公式为：**puty_50/cycle。** | ||
| - | ** * 其代码如下：** | + | ** 其代码如下：** |
| <code verilog> | <code verilog> | ||
| always@(posedge clk_25m or negedge rst_n) | always@(posedge clk_25m or negedge rst_n) | ||
| 行 73: | 行 72: | ||
| 2、将编写好的代码进行编译，并下载到开发板中；\\ | 2、将编写好的代码进行编译，并下载到开发板中；\\ | ||
| 3、观察实验现象——如图10-3所示。\\ | 3、观察实验现象——如图10-3所示。\\ | ||
| - | {{ :icore4tx:icore4tx_fpga_10_3.png?direct&400 |图10.3}} | + | {{ :icore4tx:icore4tx_fpga_10_3.png?direct |图10.3}} |
| ==== 六、拓展实验 ==== | ==== 六、拓展实验 ==== | ||
| - 改变cycle和puty参数，观察信号变化。 | - 改变cycle和puty参数，观察信号变化。 | ||
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icore4tx_fpga_10.txt · 最后更改: 2022/04/01 11:37 由 sean
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